??　本文設(shè)計(jì)了一種寬頻率范圍的CMOS鎖相環(huán)（PLL）電路，通過(guò)提高電荷泵電路的電流鏡鏡像精度和增加開(kāi)關(guān)噪聲抵消電路，有效地改善了傳統(tǒng)電路中由于電流失配、電荷共享、時(shí)鐘饋通等導(dǎo)致的相位偏差問(wèn)題。
　　設(shè)計(jì)了一種倍頻控制單元，通過(guò)編程鎖頻倍數(shù)和壓控振蕩器延遲單元的跨導(dǎo)，有效擴(kuò)展了鎖相環(huán)的鎖頻范圍。該電路基于Dongbu HiTek 0.18μm CMOS工藝設(shè)計(jì)，仿真結(jié)果表明，在1.8 V的工作電壓下，電荷泵電路輸出電壓在0.25~1.5 V變化時(shí)，電荷泵的充放電電流一致性保持很好，在100 MHz~2.2 GHz的輸出頻率內(nèi)，頻率捕獲時(shí)間小于2μs，穩(wěn)態(tài)相對(duì)相位誤差小于0.6%.
　　鎖相環(huán)（phase-locked loop，PLL）是一個(gè)閉環(huán)負(fù)反饋系統(tǒng)，能夠準(zhǔn)確地產(chǎn)生一系列與參考頻率同相位的頻率信號(hào)，是現(xiàn)代通信及電子領(lǐng)域中必不可少的系統(tǒng)之一，通常被用于頻率 合成、同步信號(hào)產(chǎn)生、時(shí)鐘恢復(fù)以及時(shí)鐘產(chǎn)生等。電荷泵鎖相環(huán)（charge pump phase-locked loop，CPPLL）因其自身所具有的開(kāi)環(huán)增益大、捕獲范圍寬、捕獲速度快、穩(wěn)定度高和相位誤差小等優(yōu)勢(shì)，現(xiàn)已廣泛應(yīng)用在無(wú)線通信領(lǐng)域中。
　　1 系統(tǒng)結(jié)構(gòu)及工作機(jī)理
　　電荷泵鎖相環(huán)通常由鑒頻鑒相器（PFD）、電荷泵電路（CP）、低通濾波器（LPF）、壓控振蕩器（VCO）以及分頻器（FD）構(gòu)成。本文設(shè)計(jì)的鎖 相環(huán)系統(tǒng)結(jié)構(gòu)如圖1所示，環(huán)路具體工作原理為：通過(guò)檢測(cè)PFD輸入端的參考信號(hào)fref與環(huán)路反饋信號(hào)fdiv的相差和頻差，輸出相應(yīng)的電壓信號(hào)VUP和 VDN，來(lái)控制CP的工作狀態(tài)。電荷泵電路將UP和DN信號(hào)轉(zhuǎn)換為壓控振蕩器的控制電壓VC輸出。VC通過(guò)LPF濾除高頻分量，輸出直流電平，最終作為壓 控振蕩器的控制信號(hào)。隨著鑒頻鑒相器的兩路輸入信號(hào)間的頻差與相差不斷減小，VC為某一恒定的電壓值時(shí)，環(huán)路達(dá)到鎖定狀態(tài)。
　　
　　圖1 電荷泵鎖相環(huán)結(jié)構(gòu)
　　設(shè)計(jì)時(shí)增加了倍頻控制（multiple frequencycontrol，MFC）模塊，與分頻器和壓控振蕩器配合使用，通過(guò)控制位的邏輯輸入，一方面可以編程鎖頻倍數(shù)，控制整個(gè)環(huán)路的倍頻 數(shù);另一方面可以控制VCO差分延遲單元的跨導(dǎo)，從而改變VCO的電壓增益調(diào)節(jié)其輸出范圍。
　　圖2 給出了圖 1電路的線性等效模型。圖中：Ip為電荷泵電流;F（s）為濾波器傳輸函數(shù);KVCO為壓控振蕩器的增益;N為分頻比;φin為輸入?yún)⒖枷辔?φout為輸出相位;φdiv為分頻后的反饋相位。