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      電子發(fā)燒友網(wǎng)>電子資料下載>電子論文>嵌入式技術(shù)論文>基于SIMD體系結(jié)構(gòu)的指令級(jí)并行結(jié)構(gòu)設(shè)計(jì)

      基于SIMD體系結(jié)構(gòu)的指令級(jí)并行結(jié)構(gòu)設(shè)計(jì)

      2017-11-16 | rar | 1.92 MB | 次下載 | 免費(fèi)

      資料介紹

      　　SoC的概念提出之后，隨著并行計(jì)算技術(shù)與深亞微米技術(shù)進(jìn)步，出現(xiàn)了以網(wǎng)絡(luò)互連的大規(guī)模并行處理系統(tǒng)芯片（ MPP SoC），即陣列處理器系統(tǒng)芯片（ Array Processor SoC），目前系統(tǒng)芯片體系結(jié)構(gòu)還處在發(fā)展階段。目前多核陣列處理器（ Multi-core　Processor）是處理器發(fā)展的趨勢(shì)。隨著微電子工藝技術(shù)的不斷突破，在單個(gè)芯片上能夠集成越來(lái)越多的電路，為多核處理器的出現(xiàn)提供條件。在實(shí)現(xiàn)軟件無(wú)線電時(shí)，多核CPU+CPU體系架構(gòu)已經(jīng)是經(jīng)典的解決方案，通過(guò)不同的數(shù)據(jù)映射到不同的處理單元或CPU單元中，得到并行處理，提高LTE系統(tǒng)基帶算法的執(zhí)行效率。下一代通信系統(tǒng)中存在大量的非數(shù)據(jù)并行算法，無(wú)法通過(guò)基于指令流的大規(guī)模數(shù)據(jù)并行計(jì)算提高計(jì)算效率。要求處理器能支持指令級(jí)并行（Instruction-level Parallelism，ILP）、數(shù)據(jù)級(jí)并行（Data- level Parallelism，DLP）、線程級(jí)并行（Thread-level Parallelism，TLP）計(jì)算進(jìn)行各種規(guī)則計(jì)算和不規(guī)則計(jì)算。所以為了滿足新時(shí)期的用戶體驗(yàn)，我們需要研究適用于高性能計(jì)算的多核井行處理器，具有一定的實(shí)際意義和應(yīng)用價(jià)值。

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