CN0174 ADIsimPLL內(nèi)有幾種采用反相或同相運(yùn)算放大器配置的有源環(huán)路濾波器拓?fù)浣Y(jié)構(gòu)?？稍?a target='_blank' class='arckwlink_none'>ADIsimPLL分析相位噪聲的取舍。反向拓?fù)浣Y(jié)構(gòu)可讓輸出電壓低至運(yùn)算放大器最小輸出電壓，對(duì)OP184而言可低至125 mV。相比之下，同相拓?fù)浣Y(jié)構(gòu)的輸出電壓僅限于最小電荷泵電壓(0.5 V)與同相增益之積。 圖1顯示的是電路的框圖。該電路選擇了Synergy Microwave 公司的12 GHz VCO DXO11751220-5 ，當(dāng)然，只要環(huán)路濾波器經(jīng)過(guò)適當(dāng)重新設(shè)計(jì)，4 GHz至18 GHz范圍內(nèi)的任何VCO都可使用。與大多數(shù)微波VCO一樣，Synergy VCO具有0.5 V至15 V的寬輸入調(diào)諧范圍，這要求在低電壓ADF4156電荷泵（最大輸出為5.5 V）與VCO輸入間采用有源PLL環(huán)路濾波器。OP184由于噪聲性能佳，且具有軌到軌輸入/輸出，被選為該有源環(huán)路濾波器的運(yùn)算放大器。運(yùn)算放大器輸出噪聲將饋通至RF輸出，并通過(guò)有源濾波器響應(yīng)整形，因此噪聲低。軌到軌輸入操作也是PLL有源濾波器的重要考慮因素，因?yàn)榭墒褂脝芜\(yùn)算放大器電源。這是因?yàn)殡姾杀幂敵?CPOUT)在上電時(shí)將以0 V啟動(dòng)，對(duì)不具有軌到軌輸入電壓范圍的運(yùn)算放大器可能造成問(wèn)題。這也使得運(yùn)算放大器的同相輸入可偏置到高于地電壓，且對(duì)電阻不匹配或溫度變化引起的任何偏置電壓變化內(nèi)置余量。建議將偏置電平大約設(shè)置為電荷泵電源(VP)的一半，既滿足輸入電壓范圍要求又留有充足余量，并獲得最佳的電荷泵雜散性能。本電路筆記采用VP = 5 V進(jìn)行測(cè)量，運(yùn)算放大器共模偏置電壓= 2.2 V。為了將基準(zhǔn)噪聲饋通降至最小，在同相運(yùn)算放大器輸入引腳附近放置1μF的大去耦電容，如圖1所示。該電容和47 kΩ的電阻形成截止頻率低于10 Hz的RC濾波器。 環(huán)路濾波器設(shè)計(jì) PLL環(huán)路濾波器設(shè)計(jì)使用ADI免費(fèi)仿真工具 ADIsimPLLwww.analog.com/CN0174_ADIsimPLL. 該電路選擇的是前置濾波的反相拓?fù)浣Y(jié)構(gòu)。建議采用前置濾波，從而避免來(lái)自電荷泵的極短電流脈沖過(guò)驅(qū)放大器——這可能會(huì)限制輸入電壓的壓擺率。使用反相拓?fù)浣Y(jié)構(gòu)時(shí)，必須確保PLL IC允許PFD極性反轉(zhuǎn)，從而抵消運(yùn)算放大器的反相，以正確的極性驅(qū)動(dòng)VCO。ADF4156 PLL便具有這一PD極性選項(xiàng)。 設(shè)置和測(cè)量 表1給出了該電路的設(shè)置，圖2中顯示的是測(cè)量結(jié)果與ADIsimPLL預(yù)測(cè)仿真性能的對(duì)比，可以看出結(jié)果非常吻合。測(cè)量的積分相位噪聲為0.35 ps rms。測(cè)量設(shè)置如圖3所示。 表1. 測(cè)試測(cè)量設(shè)置 參數(shù) 值 單位 ?RF 頻率 ?12 ?GHz ?ADF4156 RF 輸入頻率 ?3 ?GHz ?PLL 環(huán)路濾波器帶寬 ?30 ?kHz ?基準(zhǔn)輸入頻率 ?100 ?MHz ?PFD 頻率 ?25 ?MHz ?電荷泵設(shè)置 ?5 ?mA ?PD 極性位 ?負(fù) ?-- ?噪聲模式 ?低噪聲 ?-- 該電路或任何高速電路的性能都高度依賴于適當(dāng)?shù)?a target='_blank' class='arckwlink_none'>PCB布局，包括但不限于電源旁路、受控阻抗線路（如需要）、元件布局、信號(hào)布線以及電源層和接地層。（有關(guān)PCB布局的詳情，請(qǐng)參見 MT-031教程、 MT-101教程 和 高速印刷電路板布局實(shí)用指南 一文。） 圖2. 12 GHz PLL的測(cè)量性能與仿真相位噪聲性能對(duì)比 ? 圖3. 測(cè)量電路 ? CN0174 CN0174 使用有源環(huán)路濾波器和RF預(yù)分頻器的低噪聲12 GHz微波小數(shù)N分頻鎖相環(huán)(PLL) 該電路是低噪聲微波小數(shù)N分頻PLL的完整實(shí)現(xiàn)方案，以 adf4156 作為核心的小數(shù)N分頻PLL器件。使用adf5001 外部預(yù)分頻器將PLL頻率范圍擴(kuò)展至18 GHz。采用具有適當(dāng)偏置和濾波的超低噪聲op184 運(yùn)算放大器驅(qū)動(dòng)微波VCO，在12 GHz下可實(shí)現(xiàn)完全低噪聲PLL，經(jīng)測(cè)量積分相位噪聲為0.35 ps rms。該功能通常用于產(chǎn)生本振頻率(LO)，適用于微波點(diǎn)對(duì)點(diǎn)系統(tǒng)、測(cè)試與測(cè)量設(shè)備、汽車?yán)走_(dá)等應(yīng)用和軍事應(yīng)用。 圖1. 低噪聲微波小數(shù)N分頻PLL（簡(jiǎn)化示意圖：未顯示去耦和所有連接） ? CN0174 CN0174 | circuit note and reference circuit info 使用有源環(huán)路濾波器和RF預(yù)分頻器的低噪聲12 GHz微波小數(shù)N分頻鎖相環(huán)(PLL) | Analog Devices 該電路是低噪聲微波小數(shù)N分頻PLL的完整實(shí)現(xiàn)方案，以 AD

• 小數(shù)N分頻 PLL，最高頻率18GHz
• 12GHz時(shí)，低系統(tǒng)相位噪聲為0.35 ps rm

(analog)