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ACAP是賽靈思在2018年推出的新一代計算平臺,是一種革命性異構計算架構。ACAP整合了硬件可編程邏輯單元、軟件可編程處理器、以及軟件可編程加速引擎的計算平臺產品。
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這一個新十年,時代的“大”和“快”從數字的比較上是以前難以想象的。大數據雪崩爆發(fā)時,每一片雪花都是意義的;有些事件看似離我們很遠,但被浪花打到時依然有力...
新基建的核心就是數據,七大領域所覆蓋的汽車、城際高速、特高壓、工業(yè)物聯網等傳統(tǒng)行業(yè),面臨產業(yè)數字化的轉型機會;5G、人工智能、數據中心等,則面臨數字產業(yè)...
Versal 自適應計算加速平臺 (ACAP) 將標量引擎 (Scalar Engine)、自適應引擎 (Adaptable Engine) 和智能引擎...
賽靈思 Versal 自適應計算加速平臺 (ACAP) 設計方法論是旨在幫助精簡 Versal 器件設計進程的一整套最佳實踐。鑒于這些設計的規(guī)模與復雜性...
2020 人工智能卓越創(chuàng)新獎,請為Xilinx打call
賽靈思: FPGA、可編程 SoC,以及 ACAP 自適應計算加速的發(fā)明者,“致力于打造靈活應變,萬物只能的世界”。從消費電子到自動駕駛、從云到端到邊緣...
在瞬息萬變的智能化時代, 單一計算架構已難以應對處理海量數據的重任, 業(yè)界亟需“異構計算”來解決當今所面臨的挑戰(zhàn), 賽靈思 Versal ACAP, 作...
賽靈思推第三代ACAP平臺Versal Premium,計算密度為FPGA兩倍
賽靈思發(fā)布ACAP的第三代產品——Versal Premium系列,該處理器采用臺積電7nm制程工藝,集成軟件可編程功能、動態(tài)可配置硬件加速、預制連接和...
賽靈思Versal評估套件助力開發(fā)者邁入解鎖ACAP功能的高速路
裝備業(yè)界首個自適應計算加速平臺(ACAP)的賽靈思 Versal AI Core 系列 VCK190評估套件 和 Versal Prime 系列 VMK...
對于任何一項設計,要想盡可能實現最低的功率包絡,都需要在設計周期早期準確估算功耗。早期估算有助于選擇合適的器件、充分發(fā)揮架構優(yōu)勢、更改設計拓撲,以及使用...
Vitis迎來了版本更新,Vitis 2020.2 帶來更加快捷智能的使用體驗。首次引入Vitis?AI Engine( AI引擎)編譯器,并提供多個加速功能。
Vitis 環(huán)境開發(fā)方法論反應了 Versal ACAP 系統(tǒng)的異構性質,此類系統(tǒng)通常是由 PS、PL 和 AI 引擎功能組成的。您可使用 Vitis ...
Versal ACAP、APU - ELR 錯誤報告序列中加密指令之間的中斷
在 aarch32 模式下,如果執(zhí)行的代碼包含下面的加密指令序列,并且在執(zhí)行第一條加密指令后立即斷言并中斷,ELR 會被記錄為返回地址,產生的錯誤可能會...
Versal ACAP PS GEM - GEM 控制器可能在大型發(fā)送卸載配置中觸發(fā)錯誤的 Amba_Error
當在硬件配置中包含“大型發(fā)送卸載 (Large Send Offload)”并在緩沖區(qū)描述符中啟用 LSO 功能時,GEM IP 可能通過中斷狀態(tài)寄存器...
Versal ACAP, RPU - 為調試寄存器 DBGDSAR 設置的值錯誤
每個 RPU 處理器都有 1 個 DBGDSAR 寄存器,其中包含其 CoreSight ROM 表的偏移地址。但是,讀取 RPU 的 DBGDSAR ...
Versal ACAP,APU - 由于舊負載檢測到異步外部異常中止,導致新負載誤報同步外部異常中止
在某些條件下,新負載如果復用舊器件負載的分組標識 (GID),則可能報告同步外部異常中止,原因是錯誤關聯舊器件存儲器訪問所檢測到的外部錯誤。器件負載快速...
Versal ACAP、APU - DSB 指令后可能會發(fā)生推測性 TLB 填充
Arm 發(fā)行的白皮書 "Cache Speculation Side-channels"用于發(fā)現 "Spectre&quo...
Versal ACAP,APU - 當有逐出傳輸事務處于暫掛狀態(tài)時,外部數據嗅探可能導致數據損壞
如果 Arm Cortex-A72 處理器配置為向處于 UniqueClean (UC) 狀態(tài)的緩存行發(fā)送逐出傳輸事務,那么 Cortex-A72 處理...
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