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AXI是一種總線協(xié)議，該協(xié)議是ARM公司提出的AMBA3.0協(xié)議中最重要的部分，是一種面向高性能、高帶寬、低延遲的片內(nèi)總線。它的地址/控制和數(shù)據(jù)相位是分離的，支持不對(duì)齊的數(shù)據(jù)傳輸，同時(shí)在突發(fā)傳輸中，只需要首地址，同時(shí)分離的讀寫數(shù)據(jù)通道、并支持Outstanding傳輸訪問和亂序訪問，并更加容易進(jìn)行時(shí)序收斂。AXI是AMBA中一個(gè)新的高性能協(xié)議。

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使用AXI CDMA制作FPGA AI加速器通道

使用 AMD-Xilinx FPGA設(shè)計(jì)一個(gè)全連接DNN核心現(xiàn)在比較容易（Vitis AI），但是利用這個(gè)核心在 DNN 計(jì)算中使用它是另一回事。本項(xiàng)目...

2023-02-08 標(biāo)簽：fpga amd 加速器 2224 0

MIPI dsi TX移植注意事項(xiàng)簡(jiǎn)單總結(jié)

MIPI Dsi的使用相比于CSI多了一些寄存器控制，生成的example直接仿真是可以的，但是修改了參數(shù)，一些參數(shù)也要做相應(yīng)的調(diào)整。

2023-02-06 標(biāo)簽：寄存器 MIPI CSI 1837 0

如何通過NoC從Versal應(yīng)用處理單元(APU)訪問AXI BRAM

Versal 架構(gòu)將“Scalar Engine”（標(biāo)量引擎）、“Adaptable Engine”（自適應(yīng)引擎）和“Intelligent Engin...

2022-11-11 標(biāo)簽：APU NoC AXI 760 0

在Versal中通過NoC從PS-APU對(duì)AXI BRAM執(zhí)行基本讀寫操作

本篇博文旨在演示如何通過 NoC 從 Versal 應(yīng)用處理單元 (APU) 訪問 AXI BRAM。

2022-11-09 標(biāo)簽：NoC AXI Versal 719 0

AXI FIFO和AXI virtual FIFO兩個(gè)IP的使用方法

FIFO 是我們?cè)O(shè)計(jì)中常用的工具，因?yàn)樗鼈兪刮覀兡軌蛟谶M(jìn)行信號(hào)和圖像處理時(shí)緩沖數(shù)據(jù)。我們還使用異步FIFO來處理數(shù)據(jù)總線的時(shí)鐘域交叉問題。

2022-11-04 標(biāo)簽：fpga fifo AXI 5088 0

AXI總線協(xié)議簡(jiǎn)介

　　AXI (高性能擴(kuò)展總線接口，Advanced eXtensible Interface)是ARM AMBA 單片機(jī)總線系列中的一個(gè)協(xié)議，是計(jì)劃用于...

2022-10-10 標(biāo)簽：接口總線 AXI 1.0萬 0

使用AXI VIP的幾個(gè)關(guān)鍵步驟及常見功能

AXI總線在FPGA設(shè)計(jì)中使用越來越頻繁，但初學(xué)的同學(xué)經(jīng)常會(huì)因?yàn)閷?duì)協(xié)議的理解不夠深入，寫出來的代碼經(jīng)常會(huì)出現(xiàn)死鎖等問題，對(duì)FPGA設(shè)計(jì)與調(diào)試帶來很多不必...

2022-10-08 標(biāo)簽：fpga Xilinx AXI 5590 0

AXI通道定義及AXI總線信號(hào)描述

本文主要介紹了AXI通道以及在每個(gè)通道下信號(hào)的概述。

2022-08-04 標(biāo)簽：總線 AXI 1.2萬 0

AXI總線協(xié)議的幾種時(shí)序介紹

由于ZYNQ架構(gòu)和常用接口IP核經(jīng)常出現(xiàn) AXI協(xié)議，賽靈思的協(xié)議手冊(cè)講解時(shí)序比較分散。所以筆者收藏AXI協(xié)議的幾種時(shí)序，方便編程。

2022-08-02 標(biāo)簽：時(shí)序總線協(xié)議 AXI 8227 0

使用AXI performance monitors(APM)測(cè)試MPSoC DDR訪問帶寬

MPSoC的DDR控制器的數(shù)據(jù)通道上集成了 AXI performance monitors (APM)。具體情況，可以參考Xilinx UG1085 ...

2022-08-02 標(biāo)簽：APM MPSoC AXI 2529 0

AXI學(xué)習(xí)路線，從握手協(xié)議開始

對(duì) AXI master的全面討論變得困難。我還沒有（還）想出如何簡(jiǎn)化材料來寫一篇關(guān)于如何構(gòu)建通用 AXI master器的帖子，這已經(jīng)夠難了——通常來...

2022-07-29 標(biāo)簽：cpu Xilinx AXI 1217 0

AXI_GPIO簡(jiǎn)介與使用指南

前面簡(jiǎn)單學(xué)習(xí)了關(guān)于GPIO的操作，本次將使用PL 端調(diào)用 AXI GPIO IP 核，并通過 AXI4-Lite 接口實(shí)現(xiàn) PS 與 PL 中 AXI...

2022-07-19 標(biāo)簽：GPIO Zynq AXI 4980 0

使用AXI-Full接口的IP進(jìn)行DDR的讀寫測(cè)試

首先對(duì)本次工程進(jìn)行簡(jiǎn)要說明：本次工程使用AXI-Full接口的IP進(jìn)行DDR的讀寫測(cè)試。在我們的DDR讀寫IP中，我們把讀寫完成和讀寫錯(cuò)誤信號(hào)關(guān)聯(lián)到PL...

2022-07-18 標(biāo)簽：DDR AXI總線 SDK 5436 0

創(chuàng)建AXI Sniffer IP以在Vivado IP Integrator中使用教程

在某些情況下，通過嗅探 AXI 接口來分析其中正在發(fā)生的傳輸事務(wù)是很有用的。在本文中，我將為大家演示如何創(chuàng)建基本 AXI4-Lite Sniffer I...

2022-07-08 標(biāo)簽：接口 AXI Vivado 1087 0

如何使用AXI VIP在AXI4(Full)主接口中執(zhí)行驗(yàn)證和查找錯(cuò)誤

在 AXI 基礎(chǔ)第 2 講一文中，曾提到賽靈思 Verification IP (AXI VIP) 可用作為 AXI 協(xié)議檢查工具。在本次第4講中，我...

2022-07-08 標(biāo)簽：接口賽靈思 AXI 3086 0

如何將AXI VIP添加到Vivado工程中

在這篇新博文中，我們來聊一聊如何將 AXI VIP 添加到 Vivado 工程中，并對(duì) AXI4-Lite 接口進(jìn)行仿真。隨后，我們將在仿真波形窗口中講...

2022-07-08 標(biāo)簽：接口 AXI Vivado 2055 0

AXI VIP設(shè)計(jì)示例 AXI接口傳輸分析

賽靈思 AXI Verification IP (AXI VIP) 是支持用戶對(duì) AXI4 和 AXI4-Lite 進(jìn)行仿真的 IP。它還可作為 AXI...

2022-07-08 標(biāo)簽：接口賽靈思仿真 1873 0

PS和PL之間連接的技術(shù)

上面兩種均采用內(nèi)存映射控制方式，即 ARM 將用戶自定義 IP 編入某一地址進(jìn)行訪問，讀寫時(shí)就像在讀寫自己的片內(nèi) RAM，編程也很方便，開發(fā)難度較低。代...

2022-07-07 標(biāo)簽：處理器數(shù)據(jù)傳輸 AXI 3827 0

ZYNQ數(shù)據(jù)交互通路PS和PL的連接技術(shù)

ZYNQ作為首款將高性能ARMCortex-A系列處理器與高性能FPGA在單芯片內(nèi)緊密結(jié)合的產(chǎn)品，為了實(shí)現(xiàn)ARM處理器和FPGA之間的高速通信和數(shù)據(jù)交互...

2022-07-07 標(biāo)簽：fpga 接口 AXI 4280 0

一般涉及DDR讀寫仲裁的控制邏輯需要注意哪些方面

基于vivado2020.1和zcu102開發(fā)板(rev1.1)開發(fā)項(xiàng)目，工程涉及DDR4(MIG)和PL端多個(gè)讀寫接口交互的問題，通過AXI inte...

2022-06-15 標(biāo)簽：DDR 阻塞 AXI 2068 0

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Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件（該軟件中國總代理為廣州風(fēng)標(biāo)電子技術(shù)有限公司）。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機(jī)及外圍器件。
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為防止靜電積累所引起的人身電擊、火災(zāi)和爆炸、電子器件失效和損壞，以及對(duì)生產(chǎn)的不良影響而采取的防范措施。其防范原則主要是抑制靜電的產(chǎn)生，加速靜電泄漏，進(jìn)行靜電中和等。
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ArduBlock軟件是Arduino官方編程環(huán)境的第三方軟件，目前必須依附于Arduino軟件下運(yùn)行，區(qū)別于Arduino文本式編程環(huán)境，ArduBlock是以圖形化積木搭建的方式編程的，這樣的方式會(huì)使編程的可視化和交互性加強(qiáng)，編程門檻降低，即使沒有編程經(jīng)驗(yàn)的人也可以嘗試給Arduino控制器編寫程序。
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Quartus II 是Altera公司推出的綜合性CPLD/FPGA開發(fā)軟件，軟件支持原理圖、VHDL、VerilogHDL以及AHDL（Altera Hardware 支持Description Language）等多種設(shè)計(jì)輸入形式，內(nèi)嵌自有的綜合器以及仿真器，可以完成從設(shè)計(jì)輸入到硬件配置的完整PLD設(shè)計(jì)流程。
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　　Artix-7 系列：相對(duì)于 Spartan-6 系列而言，Artix-7 系列功耗降低了一半，成本降低了 35%，采用小型化封裝、統(tǒng)一的 Virtex 系列架構(gòu)，能滿足低成本大批量市場(chǎng)的性能要求，這也正是此前 ASSP、ASIC 和低成本 FPGA 所針對(duì)的市場(chǎng)領(lǐng)域。
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特性阻抗又稱特征阻抗，它不是直流電阻，屬于長線傳輸中的概念。特性阻抗是射頻傳輸線影響無線電波電壓、電流的幅值和相位變化的固有特性，等于各處的電壓與電流的比值，用V/I表示。在射頻電路中，電阻、電容、電感都會(huì)阻礙交變電流的流動(dòng)，合稱阻抗。電阻是吸收電磁能量的，理想電容和電感不消耗電磁能量。
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