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標(biāo)簽 > xilinx
Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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xilinx仿真實(shí)驗(yàn):IP核之RAM的配置
背景 RAM和ROM也是類似的,由于這也是常用的IP核,所有完全有必要在這里記錄一下,以后用到了實(shí)際后,再補(bǔ)充到實(shí)際工程中。隨機(jī)存儲(chǔ)器(RAM),它可以...
Xilinx 軟件定義開發(fā)環(huán)境 SDAccel上線 AWS
Xilinx 軟件定義開發(fā)環(huán)境 SDAccel 現(xiàn)已上線亞馬遜 AWS,可與亞馬遜彈性計(jì)算云(Amazon EC2)F1 實(shí)例配合使用,讓不太熟悉 FP...
各種 IP Core和參考設(shè)計(jì) 以下各種 IP Core和參考設(shè)計(jì)是由相關(guān)設(shè)計(jì)者提供,可以免費(fèi)下載學(xué)習(xí)或使用。 [使用注意事項(xiàng)] 大部分設(shè)計(jì)是針
使用AXI VIP的幾個(gè)關(guān)鍵步驟及常見功能
AXI總線在FPGA設(shè)計(jì)中使用越來(lái)越頻繁,但初學(xué)的同學(xué)經(jīng)常會(huì)因?yàn)閷?duì)協(xié)議的理解不夠深入,寫出來(lái)的代碼經(jīng)常會(huì)出現(xiàn)死鎖等問(wèn)題,對(duì)FPGA設(shè)計(jì)與調(diào)試帶來(lái)很多不必...
現(xiàn)場(chǎng)可編程門陣列(FPGA)技術(shù)不斷呈現(xiàn)增長(zhǎng)勢(shì)頭。 1984年Xilinx剛剛創(chuàng)造出FPGA時(shí),它還是簡(jiǎn)單的膠合邏輯芯片,而如今在信號(hào)處理和控制應(yīng)用中,...
Xilinx INT8 優(yōu)化開發(fā)嵌入式視覺(jué)
賽靈思 INT8 優(yōu)化為使用深度學(xué)習(xí)推斷和傳統(tǒng)計(jì)算機(jī)視覺(jué)功能的嵌入式視覺(jué)應(yīng)用提供最優(yōu)異的性能和能效最出色的計(jì)算方法。與其他 FPGA/DSP 架構(gòu)相比,...
ARM、MCU、DSP、FPGA、SOC的比較及相關(guān)介紹
20世紀(jì)80年代后期,ARM很快開發(fā)成Acorn的臺(tái)式機(jī)產(chǎn)品,形成英國(guó)的計(jì)算機(jī)教育基礎(chǔ)。
2013首屆儀器儀表器件選型技術(shù)研討會(huì)(http://www.eepw.com.cn/event/action/instrument2013/),視頻題...
2018-05-24 標(biāo)簽:fpga測(cè)試測(cè)量xilinx 5477 0
賽靈思 FPGA 芯片對(duì)模擬輸入信號(hào)的數(shù)字化介紹
現(xiàn)如今,賽靈思 FPGA 上采用低電壓差分信令 (LVDS) 輸入, 僅需一個(gè)電阻器和一個(gè)電容器就能實(shí)現(xiàn)模擬輸入信號(hào)的數(shù)字化 。 由于數(shù)百組 LVDS ...
【ZYNQ Ultrascale+ MPSOC FPGA教程】第八章FPGA片內(nèi)FIFO讀寫測(cè)試實(shí)驗(yàn)
FIFO: First in, First out代表先進(jìn)的數(shù)據(jù)先出,后進(jìn)的數(shù)據(jù)后出。Xilinx在VIVADO里為我們已經(jīng)提供了FIFO的IP核, 我...
以Virtex5開發(fā)板和SPI FLASH為基礎(chǔ)的FPGA多重配置分析
Xilinx 公司Virtex5 系列的FPGA 具有多重配置的特性,允許用戶在不掉電重啟的情況下,根據(jù)不同時(shí)刻的需求,可以從FLASH 中貯存的多個(gè)比...
Linux虛擬機(jī)上安裝Xilinx petalinux2015.4版本詳細(xì)步驟
首先是“管理”-》“全局設(shè)定”-》“常規(guī)”-》默認(rèn)虛擬電腦位置:選擇一個(gè)專門用來(lái)放置虛擬機(jī)的位置,并保證存儲(chǔ)空間足夠大
Xilinx FPGA案例學(xué)習(xí)之Vivado設(shè)計(jì)綜合約束
在 Flow Navigator 中點(diǎn)擊設(shè)置, 然后選擇Synthesis,或者 selectFlow Settings Synthesis Setti...
基于FPGA開發(fā)設(shè)計(jì),為何模塊看到一個(gè)嚴(yán)重警告?
為了避免約束多余的應(yīng)用,在2017年1月初,OOC dcp文件將不再包含任何約束信息,如果你遵循我們的建議使用IP xci文件,那么之前的約束信息將能夠...
1 I/O延遲約束介紹 要在設(shè)計(jì)中精確建模外部時(shí)序,必須為輸入和輸出端口提供時(shí)序信息。Xilinx Vivado集成設(shè)計(jì)環(huán)境(IDE)僅在FPGA邊界內(nèi)...
由QDesys公司帶來(lái)的基于Zynq SoC 的 EtherCAT快速驅(qū)動(dòng)系統(tǒng)
此視頻由QDesys公司為您演示一個(gè)多軸馬達(dá)控制和EtherCAT網(wǎng)絡(luò)的集成驅(qū)動(dòng)系統(tǒng)。在這個(gè)系統(tǒng)中采用一顆單芯片Zynq-7000 All Progra...
2018-06-05 標(biāo)簽:驅(qū)動(dòng)Xilinx馬達(dá) 5279 0
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