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Xilinx是全球領(lǐng)先的可編程邏輯完整解決方案的供應(yīng)商。Xilinx研發(fā)、制造并銷售范圍廣泛的高級(jí)集成電路、軟件設(shè)計(jì)工具以及作為預(yù)定義系統(tǒng)級(jí)功能的IP(Intellectual Property)核。
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6個(gè)步驟 讓你成為FPGA設(shè)計(jì)高手
VHDL和verilog各有優(yōu)點(diǎn),選擇一個(gè),建議選擇verilog。熟練使用設(shè)計(jì)軟件,知道怎樣編譯、仿真、下載等過(guò)程。起步階段不希望報(bào)一些培訓(xùn)班,除非你...
與其他技術(shù)一樣,有關(guān)ASIC技術(shù)過(guò)時(shí)的報(bào)道是不成熟的。新的ASIC產(chǎn)品的數(shù)目可能有大幅度下降,但其銷售額仍然相當(dāng)高,尤其是在亞太區(qū)。此外,采用混合式方法...
使用aurora核的點(diǎn)對(duì)點(diǎn)通信應(yīng)用設(shè)計(jì)
Aurora 是一個(gè)很高效的低延遲點(diǎn)對(duì)點(diǎn)的串行協(xié)議,它使用了GTP收發(fā)器。它旨在隱藏GTP的接口細(xì)節(jié)和開(kāi)銷。
XDMA/PCIE IP的定制和Block Design的搭建
上一篇內(nèi)容我們已經(jīng)對(duì)PCIE協(xié)議進(jìn)行了粗略的講解。那么不明白具體的PCIE協(xié)議,我們就不能在FPGA中使用PCIE來(lái)進(jìn)行高速數(shù)據(jù)傳輸了嗎?答案是否定的。...
FPGA實(shí)現(xiàn)基于Vivado的BRAM IP核的使用
? Xilinx公司的FPGA中有著很多的有用且對(duì)整個(gè)工程很有益處的IP核,比如數(shù)學(xué)類的IP核,數(shù)字信號(hào)處理使用的IP核,以及存儲(chǔ)類的IP核,本篇文章主...
XILINX FPGA IP之MMCM PLL DRP時(shí)鐘動(dòng)態(tài)重配詳解
上文XILINX FPGA IP之Clocking Wizard詳解說(shuō)到時(shí)鐘IP的支持動(dòng)態(tài)重配的,本節(jié)介紹通過(guò)DRP進(jìn)行MMCM PLL的重新配置。
Xilinx-ZYNQ7000:如何用XADC測(cè)外部溫度值
XADC模擬輸入包括專用模擬輸入VP/VN和16組復(fù)用模擬信號(hào)輸入VAUX(15:0);XADC轉(zhuǎn)換結(jié)果可以通過(guò)動(dòng)態(tài)重配接口(DRP)或者JTAG接口輸...
如何解決FPGA引腳與LVDS信號(hào)相連時(shí)兼容性的問(wèn)題
很多工程師在使用Xilinx開(kāi)發(fā)板時(shí)都注意到了一個(gè)問(wèn)題,就是開(kāi)發(fā)板中將LVDS的時(shí)鐘輸入(1.8V電平)連接到了VCCO=2.5V或者3.3V的Bank...
全新升級(jí)款Zybo Zynq-7000 APSoC開(kāi)發(fā)板應(yīng)用
支持reVISION堆棧,并附贈(zèng)SDSoc License。提供[嵌入式視覺(jué)]應(yīng).....
idelay2中按推薦配置,從DATAIN還是從IDATAIN輸入?yún)^(qū)別為是內(nèi)部延時(shí)還是從IO輸入,F(xiàn)IXED固定延時(shí),idelay value先輸入0,...
Zybo board 開(kāi)發(fā)經(jīng)驗(yàn)分享第一季: 詳解硬件構(gòu)架
Zybo Board 是一塊具有 FPGA 同時(shí)又包含了 ARM Cortex-A9 雙核心的開(kāi)發(fā)板。 在我們開(kāi)始這一切之前,我們需要稍微了解一下這片開(kāi)...
Xilinx Vivado HLS中Floating-Point(浮點(diǎn))設(shè)計(jì)介紹
盡管通常Fixed-Point(定點(diǎn))比Floating-Point(浮點(diǎn))算法的FPGA實(shí)現(xiàn)要更快,且面積更高效,但往往有時(shí)也需要Floating-P...
教你如何進(jìn)行Xilinx SerDes調(diào)試
FPGA SERDES的應(yīng)用需要考慮到板級(jí)硬件,SERDES參數(shù)和使用,應(yīng)用協(xié)議等方面。由于這種復(fù)雜性,SERDES的調(diào)試工作對(duì)很多工程師來(lái)說(shuō)是一個(gè)挑戰(zhàn)。
Xilinx ISE是如何調(diào)用ModelSim進(jìn)行仿真的
在我們用ModelSim仿真的時(shí)候經(jīng)常是修改一點(diǎn)一點(diǎn)修改代碼,這樣會(huì)造成一個(gè)無(wú)奈的操作循環(huán):修改代碼--->編譯代碼--->仿真設(shè)置--->進(jìn)入仿真頁(yè)面...
Xilinx IP核配置,一步一步驗(yàn)證Xilinx Serdes GTX最高8.0Gbps
之前用serdes一直都是跑的比較低速的應(yīng)用,3.125Gbps,按照官方文檔一步一步來(lái)都沒(méi)出過(guò)什么問(wèn)題,這次想驗(yàn)證一下K7系列GTX最高線速8Gbps...
板載最大支持32GB的DDR4(PL)端以及5GB DDR(PS端)。支持X16 PCIE接口,HTG-VSL1提供了三個(gè)Vita 57.4 FMC+...
基于Xilinx Zynq UltraScale+ RFSoC ZCU216評(píng)估套件詳細(xì)內(nèi)容介紹
Zynq UltraScale+ RFSoC 是業(yè)界首款單芯片自適應(yīng)無(wú)線電平臺(tái),在一款芯片內(nèi)集成射頻直采數(shù)據(jù)轉(zhuǎn)換器、單芯片軟決策前向糾錯(cuò)核(SD-FEC...
xilinx ZYNQ7000系列基本開(kāi)發(fā)流程之PS端
ZYNQ 芯片分為 PL 和 PS, PS 端的 IO 分配相對(duì)是固定的,不能任意分配,雖然 PS 端的 ARM 是硬核,但是在 ZYNQ 當(dāng)中也要將 ...
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