電子發(fā)燒友網(wǎng)：在我看來(lái)，想要成為一名合格的FPGA設(shè)計(jì)者，需要掌握很多知識(shí)和技巧。本文就針對(duì)FPGA設(shè)計(jì)入門(mén)者需要掌握的基本功及設(shè)計(jì)原則展開(kāi)分析，希望對(duì)大家有幫助。

　　一.5大基本功

　　最基本的5項(xiàng)是：仿真、綜合、時(shí)序分析、調(diào)試、驗(yàn)證。對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，在練好這5項(xiàng)基本功的同時(shí)也能夠加強(qiáng)相應(yīng)的EDA工具的使用熟練程度。

　　1. 仿真：Modelsim, Quartus II(Simulator Tool)

　　2. 綜合：Quartus II (Compiler Tool, RTL Viewer, Technology Map Viewer, Chip Planner)

　　3. 時(shí)序：Quartus II (TimeQuest Timing Analyzer, Technology Map Viewer, Chip Planner)

　　4. 調(diào)試：Quartus II (SignalTap II Logic Analyzer, Virtual JTAG, Assignment Editor)

　　5. 驗(yàn)證：Modelsim, Quartus II(Test Bench Template Writer)

　　掌握HDL語(yǔ)言雖然不是FPGA設(shè)計(jì)的全部，但是HDL語(yǔ)言對(duì)FPGA設(shè)計(jì)的影響貫穿于整個(gè)FPGA設(shè)計(jì)流程中，與FPGA設(shè)計(jì)的5項(xiàng)基本功是相輔相成的。

　　對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，用好“HDL語(yǔ)言的可綜合子集”可以完成FPGA設(shè)計(jì)50%的工作——設(shè)計(jì)編碼。

　　練好仿真、綜合、時(shí)序分析這3項(xiàng)基本功，對(duì)于學(xué)習(xí)“HDL語(yǔ)言的可綜合子集”有如下幫助：

　　1. 通過(guò)仿真，可以觀察HDL語(yǔ)言在FPGA中的邏輯行為。

　　2. 通過(guò)綜合，可以觀察HDL語(yǔ)言在FPGA中的物理實(shí)現(xiàn)形式。

　　3. 通過(guò)時(shí)序分析，可以分析HDL語(yǔ)言在FPGA中的物理實(shí)現(xiàn)特性。

　　對(duì)于FPGA設(shè)計(jì)者來(lái)說(shuō)，用好“HDL語(yǔ)言的驗(yàn)證子集”，可以完成FPGA設(shè)計(jì)另外50%的工作——調(diào)試驗(yàn)證。

　　1. 搭建驗(yàn)證環(huán)境，通過(guò)仿真的手段可以檢驗(yàn)FPGA設(shè)計(jì)的正確性。

　　2. 全面的仿真驗(yàn)證可以減少FPGA硬件調(diào)試的工作量。

　　3. 把硬件調(diào)試與仿真驗(yàn)證方法結(jié)合起來(lái)，用調(diào)試解決仿真未驗(yàn)證的問(wèn)題，用仿真保證已經(jīng)解決的問(wèn)題不在調(diào)試中再現(xiàn)，可以建立一個(gè)回歸驗(yàn)證流程，有助于FPGA設(shè)計(jì)項(xiàng)目的維護(hù)。

　　FPGA設(shè)計(jì)者的這5項(xiàng)基本功不是孤立的，必須結(jié)合使用，才能完成一個(gè)完整的FPGA設(shè)計(jì)流程。反過(guò)來(lái)說(shuō)，通過(guò)完成一個(gè)完整的設(shè)計(jì)流程，才能最有效地練習(xí)這5項(xiàng)基本功。對(duì)這5項(xiàng)基本功有了初步認(rèn)識(shí)，就可以逐個(gè)深入學(xué)習(xí)一些，然后把學(xué)到的知識(shí)再次用于完整的設(shè)計(jì)流程。如此反復(fù)，就可以逐步提高設(shè)計(jì)水平。采用這樣的循序漸進(jìn)、螺旋式上升的方法，只要通過(guò)培訓(xùn)入了門(mén)，就可以自學(xué)自練，自我提高。