1.硬件設計基本原則

　　(1)速度與面積平衡和互換原則：

　　一個設計如果時序余量較大，所能跑的頻率遠高于設計要求，能可以通過模塊復用來減少整個設計消耗的芯片面積，這就是用速度優(yōu)勢換面積的節(jié)約;

　　反之，如果一個設計的時序要求很高，普通方法達不到設計頻率，那么可以通過數(shù)據(jù)流串并轉換，并行復制多個*作模塊，對整個設計采用“乒乓*作”和“串并轉換”的思想進行處理，在芯片輸出模塊處再對數(shù)據(jù)進行“并串轉換”。從而實現(xiàn)了用面積復制換取速度的提高。

　　(2)硬件原則：理解HDL本質

　　(3)系統(tǒng)原則：整體把握

　　(4)同步設計原則：設計時序穩(wěn)定的基本原則

　　2.Verilog作為一種HDL語言，對系統(tǒng)行為的建模方式是分層次的。比較重要的層次有 系統(tǒng)級(system)、算法級(Algorithm)、寄存器傳輸級(RTL)、邏輯級(Logic)、門級(Gate)、電路開關級(Switch)。

　　3.實際工作中，除了描述 仿真測試激勵(Testbench)時 使用for循環(huán)語句外，極少在RTL級編碼中使用for循環(huán)，這是因為for循環(huán)會被綜合器展開為所有變量情況的執(zhí)行語句，每個變量獨立占用寄存器資源，不能有效的復用硬件邏輯資源，造成巨大的浪費。一般常用case語句代替。

　　4.if…else…和case在嵌套描述時是有很大區(qū)別的，

　　if…else…是有優(yōu)先級的，一般來說，第一個if的優(yōu)先級最高，最后一個else的優(yōu)先級最低。

　　而case語句是平行語句，它是沒有優(yōu)先級的，而建立優(yōu)先級結構需要耗費大量的邏輯資源，所以能用case的地方就不要用if…else…語句。

　　補充：1.也可以用if…; if…; if…;描述不帶優(yōu)先級的“平行”語句。

　　5.FPGA一般觸發(fā)器資源比較豐富，而CPLD組合邏輯資源更豐富。

　　6.FPGA和CPLD的組成：

　　FPGA基本有可編程I/O單元、基本可編程邏輯單元、嵌入式塊RAM、豐富的布線資源、底層嵌入功能單元和內嵌專用硬核等6部分組成。

　　CPLD的結構相對比較簡單，主要由可編程I/O單元、基本邏輯單元、布線池和其他輔助功能模塊組成。

　　7.Block RAM:

　　3種塊RAM結構，M512 RAM(512bit)、M4K RAM(4Kbit)、M-RAM(64Kbit).

　　M512 RAM:適合做一些小的Buffer、FIFO、DPRAM、SPRAM、ROM等;

　　M4K RAM: 適用于一般的需求

　　M-RAM: 適合做大塊數(shù)據(jù)的緩沖區(qū)。

　　Xlinx 和 Lattice FPGA的LUT可以靈活配置成小的RAM、ROM、FIFO等存儲結構，這種技術被稱為分布式RAM。

　　補充：但是在一般的設計中，不提倡用FPGA/CPLD的片內資源配置成大量的存儲器，這是處于成本的考慮。所以盡量采用外接存儲器。

　　8.善用芯片內部的PLL或DLL資源完成時鐘的分頻、倍頻率、移相等*作，不僅簡化了設計，并且能有效地提高系統(tǒng)的精度和工作穩(wěn)定性。