被測信號為脈沖調(diào)制波的載波信號。該信號經(jīng)過整形放大電路處理后形成脈沖串輸入到FPGA的專用時(shí)鐘引腳。由于電路和器件的影響，脈沖串的頭、尾部信號的幅度和頻率均不穩(wěn)定，在FPGA內(nèi)部表現(xiàn)為頻率波動(dòng)較大，故只能選取脈沖串中間的穩(wěn)定部分作為測量對象。

　　脈沖包絡(luò)信號由檢波電路提供，作為被測信號的脈沖寬度輸入信號。若采用變閘門測頻方式，脈寬計(jì)數(shù)器對每個(gè)脈沖包絡(luò)的寬度進(jìn)行測量，其脈寬值在脈沖包絡(luò)下降沿時(shí)保存，并在下一個(gè)脈沖包絡(luò)的上升沿之前提供給預(yù)閘門計(jì)數(shù)器作為預(yù)閘門計(jì)數(shù)參考值。

　　該測頻方案需對連續(xù)波進(jìn)行1 ms閘門時(shí)間的測量，對于400 MHz的標(biāo)準(zhǔn)時(shí)鐘信號，采用二十位同步計(jì)數(shù)器對被測信號和標(biāo)準(zhǔn)時(shí)鐘計(jì)數(shù)。二十位同步計(jì)數(shù)器的計(jì)數(shù)頻率可達(dá)416 MHz，其最大計(jì)數(shù)值為1048576，用400 MHz的標(biāo)準(zhǔn)時(shí)鐘信粵計(jì)數(shù)，對應(yīng)的計(jì)數(shù)時(shí)間為2.6 ms。計(jì)數(shù)器用Quartus6.0軟件中的Mega Wizard Plug-in Manager工具包調(diào)用ALTERA公司提供的IP核自動(dòng)生成。

　　4 外圍電路設(shè)計(jì)

　　外圍電路包括為FPGA提供標(biāo)準(zhǔn)10 MHz時(shí)鐘的恒溫晶振電路;對輸入信號進(jìn)行放大、整形處理的整形電路;脈沖包絡(luò)檢測電路以及為整個(gè)模塊提供-5 V、+1.2 V、+3.3 V、+5 V電壓的電源電路。

　　本課題測頻精度要求為±10-6，振蕩器的頻率精度至少要達(dá)到±10-7，只能選用壓控恒溫晶體振蕩器構(gòu)建標(biāo)準(zhǔn)頻率源。本課題所用晶振為成都星華公司產(chǎn)品，通過儀器內(nèi)部自帶的Allan方差測試軟件得到OCXO的秒穩(wěn)在3.3×10-12，100 s的短穩(wěn)在4.4×10-12。

　　信號接收機(jī)傳送來的被測信號振幅通常只有毫伏量級，而FPGA的輸入端口一般為LVTTL電平，故需要將輸入信號進(jìn)行電平轉(zhuǎn)換。FPGA的 LVTTL電平格式輸入端口的最高頻率達(dá)到200 MHz，為了能和該頻率值相配合，不形成速度瓶頸，采用超高速ECL電平輸出比較器ADC-MP563完成信號整形功能，串接電平轉(zhuǎn)換器 MC100EPT25完成差分ECL電平到LVTTL邏輯電平的轉(zhuǎn)換。

　　脈沖包絡(luò)檢測電路檢測被測信號的包絡(luò)線，用于測量脈沖寬度。采用AD公司檢波芯片AD8310構(gòu)建檢波電路，對被測信號的檢波采用單端輸入的方式。上位機(jī)用CV18.0構(gòu)建人機(jī)界面。

　　5 仿真結(jié)果說明

　　測試方法：分別用Agilent公司矢量信號發(fā)生器E4438C和任意波形發(fā)生器33250輸出信號作為被測對象，用該測頻模塊對其信號頻率進(jìn)行測量，各計(jì)數(shù)值通過單片機(jī)串口上傳到上位機(jī)處理軟件，該軟件通過程序?qū)崿F(xiàn)式(2)的算法，計(jì)算測量頻率值。測量結(jié)果如表1所示。

　　表1為不定脈寬脈內(nèi)載波頻率測量，閘門時(shí)間根據(jù)測量開始后第一個(gè)脈沖包絡(luò)的脈寬測量值確定，由于E4438C在產(chǎn)生4μs脈寬時(shí)波動(dòng)較大，故在某些頻點(diǎn)實(shí)際閘門時(shí)間偏差較大。實(shí)驗(yàn)表明：系統(tǒng)對脈沖調(diào)制波載波測頻，在不定脈寬(4μs左右)狀態(tài)下對中頻的測頻精度優(yōu)于±10 kHz。

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　　表2為不定脈寬脈內(nèi)載波頻率測量。頻率源為Agilent公司的任意波形發(fā)生器33250。實(shí)驗(yàn)表明：系統(tǒng)對脈沖調(diào)制波載波測頻，在不定脈寬(≤400 ns)狀態(tài)下對中頻的測頻精度優(yōu)于±30 kHz。

　　6 結(jié)束語

　　本文所提出的基于多路移相時(shí)鐘的等精度瞬時(shí)測頻模塊具有電路簡單，性價(jià)比高的特點(diǎn)，可用于捷變頻脈沖調(diào)制雷達(dá)脈內(nèi)測頻。最為核心的測頻電路完全在FPGA內(nèi)部構(gòu)建，輸入的標(biāo)準(zhǔn)時(shí)鐘僅為10 MHz，不僅減小了布線和制板的難度，而且大幅提高了模塊的抗干擾能力保證了測量精度。整個(gè)測頻模塊用一塊板卡實(shí)現(xiàn)，通過測試達(dá)到預(yù)期效果，證明該設(shè)計(jì)方案具有很高的實(shí)用性。