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深入賽靈思Kintex-7 FPGA內(nèi)部 - 深入賽靈思Kintex-7 FPGA內(nèi)部：透視HKMG技術(shù)

2012年04月13日 16:09 來(lái)源：電子發(fā)燒友網(wǎng)原創(chuàng) 作者：電子大兵 我要評(píng)論(0)

　　深入賽靈思Kintex-7 FPGA內(nèi)部

　　臺(tái)積電的HPL NMOS 和 PMOS晶體三極管在Kintex-7 FPGA中，如下圖所示。兩個(gè)晶體管被用作后柵極工藝，TiN/HfO2/oxide柵極絕緣層被堆積在第一層。

臺(tái)積電HPL NMOS （左） PMOS （右）　　

　　多晶硅被剝離，不同的金屬門被堆積到NMOS和PMOS門區(qū)域。

Kintec-7 FPGA門布局設(shè)計(jì) 　　

　　高邏輯密度為Kintex-7 FPGAs設(shè)計(jì)的一大特色，內(nèi)部設(shè)計(jì)為478，000個(gè)邏輯單元。其他特色包括：三十二個(gè)串行傳輸速度高達(dá)12.5 Gb/s高性能連接收發(fā)器，34Mb RAM和1，920 個(gè)DSP分割區(qū)，DSP性能高達(dá)2，845 GMACS以及16通道雙通道12位多相串行ADC。

高邏輯密度為Kintex-7 FPGAs設(shè)計(jì)的一大特色，相當(dāng)于478，000個(gè)邏輯單元